如何仅在一个时钟周期内获得32位输入的平方根？

Question

我想在Verilog中设计一个可综合的模块，在计算32位给定输入的平方根时仅需一个周期。

Answer 1

我的代码在这里

    module sqrt(

input[31:0]a,

output[15:0]out

    );

reg [31:0]temp;

reg[14:0]x;

always@(a)

begin

if(a<257)x=4;

if(a>256 && a<65537)x=80;

if(a>65536 && a<16777217)x=1000;

if(a>16777216 && a<=4294967295)x=20000;

temp=(x+(a/x))/2;

temp=(temp+(a/temp))/2;

temp=(temp+(a/temp))/2;

temp=(temp+(a/temp))/2;

temp=(temp+(a/temp))/2;

temp=(temp+(a/temp))/2;

temp=(temp+(a/temp))/2;

end

assign out=temp;

endmodule

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