进程运行时不会发生任何事件!
当一个进程被事件唤醒时,它会运行到完成(“结束进程”)或显式的“等待”语句,然后进入休眠状态。从理论上讲,这需要零时间。这意味着,如果您在流程中有循环,它们实际上是完全展开的,当您进行综合时,您将生成足够多的硬件来并行运行每一个迭代。此外,任何过程、函数等都不需要任何时间-除非它们包含一个显式的“等待”语句(在这种情况下,进程在“等待”处挂起,就好像该过程是内联的)。
在整个过程中,所有信号都具有它们在进程醒来时的原始值,并且任何信号分配都会被存储起来,以后才会发生。(变量立即更新;流程中稍后的语句见新值)。
当进程挂起(在“等待”或“结束进程”)时,在所有其他进程也暂停之前什么都不会发生。(但请记住,他们都不需要任何时间!)如果一个进程在“结束进程”处挂起,当它的敏感性列表唤醒它时,它将从一开始就重新启动。如果它在显式“等待”处挂起,则“等待”将指定一个事件或未来时间,该事件或时间将在“等待”之后重新启动。(注意:1:不要将敏感列表和等待样式混合在同一个进程中!2:等待某个事件可以合成(尽管有些工具可能反对);等待一段时间才是模拟)
然后执行所有的信号分配。由于所有进程都处于休眠状态,这消除了所有竞赛条件和计时风险。其中一些分配(比如“1”到一个时钟)将导致事件被安排在对它们敏感的进程上。
在完成所有信号分配之后,时间向前迈进一个无限短的滴答(称为增量周期),然后所有计划事件的进程都会被唤醒。
这种情况一直持续到增量周期发生,在这种循环中没有新事件被调度,最后模拟可以一个实时步骤向前推进。
因此
process(clk)beginif rising_edge(clk) then
A <= B;
B <= A;end if;end process;
在VHDL中是无危害的。
如果您需要使用Verilog,请注意,在那里发生的某些事情是不同的,而且您不能在仿真结果中依赖相同级别的可预测性。
在综合中,当然,我们生成硬件,这将需要一些时间来执行这个过程。然而,综合和后端工具(地点和路线)保证要么忠实地遵守这个模型,要么失败并报告失败的原因。例如,它们将所有实际延迟加在一起,并验证该总和小于指定的时钟周期。(除非你把时钟速度调得太高了!)
因此,结果是,只要工具报告成功(并且您正在正确设置时钟速度等定时约束),您就可以假装上述“零时间”模型是正确的,并且真实的硬件行为将与仿真相匹配。保证,禁止工具错误!