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JTAG 标准IEEE STD 1149.1-2013学习笔记（一）Test logic architecture、IR 以及 DR

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我是 雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和SOC设计。

注：转载请注明出处

一、Test logic architecture

首先此测试逻辑架构必须包含的组件有

一个 TAP 控制器
一个指令寄存器 IR
一组测试数据寄存器 DR

测试逻辑架构示意图如图1所示

图1 片上测试逻辑概念图

下面简单介绍下此示意图：
（1）TAP 控制器接收TCK，TMS和TRST（可选）信号，产生 IR、DR和其他组件所需的时钟和控制信号，控制所要执行的操作，如复位、移位、捕获和更新等。
（2）IR 指令解码选择所要进行操作的DR
（3）TMP控制器是可选组件，可接收指令解码信号，用于修改TAP控制器产生的一些控制信号。

所以此测试逻辑，就是通过JTAG接口根据指令去对DR进行读操作或者写操作，写数据从TDI输入，读数据从TDO输出。

二、Instruction register

参考JTAG标准第七章指令寄存器（Instruction register）

顾名思义，指令寄存器用来存储指令的，指令通过TDI输入到指令寄存器，再通过指令译码，产生对应控制信号，用于选择要执行的测试操作或要访问的测试数据寄存器（DR）。

2.1 D型扫描触发器

在正式介绍IR结构之前，先介绍下带多路选择器的D型扫描触发器，此扫描触发器是扫描测试结构的基本单元。

图1 D型触发器和带多路选择器的D型扫描触发器

扫描触发器有两种工作模式，分别为：

正常工作模式：scan_enable 为 0，此时数据从D端输入，从Q端输出。
扫描移位模式：scan_enable 为 1，此时数据从scan_in 输入，从scan_out输出（Q与scan_out复用）

将这种扫描单元按照扫描移位模式连接起来，就构成了扫描测试中的基本结构，这里仅简单介绍全扫描。全扫描就是多个扫描单元相连接，上一单元的扫描输出，连接到目前单元的扫描输入，目前单元的扫描输出连接到下一单元的扫描输入，以此类推，构成一条移位寄存器链，如图2所示：

图2 全扫描

这样的扫描结构，可通过一个串行输入端，将期望的数据存入移位寄存器链并观察运行结果。

2.2 IR 电路结构

指令寄存器的电路结构与全扫描类似，同样是采用了移位寄存器链。其扫描单元如图3所示：

图3 IR扫描单元

表1 IR扫描单元信号概述

信号名	作用
ShiftIR	移位使能
PI Data	并行输入数据
From last cell	扫描输入（数据来自上一扫描单元的扫描输出端口）
ClockIR	扫描单元时钟信号，仅在Capture-IR和Shift-IR状态时有效
Update IR	指令位触发器时钟信号，仅在Update-IR状态时有效
Reset	复位信号，用于强制性指令解码（BYPASS或IDCODE）
To next cell	扫描输出（连接到下一扫描单元的扫描输入端口）
Instruction bit	指令位，指示是否为该指令位对应的指令

构成的移位寄存器链如图4所示：

图4 带译码器的IR完整电路

扫描路径已经用红色笔标注了，所以IR就是根据TAP输出的控制信号，来进行对应的移位，更新，捕获等操作，译码器对指令进行译码，并将对应的指令位置1并输出来控制测试逻辑架构其他组件。其中在 Test-Logic-Reset 状态时，Instruction1将被复位，表示强制性指令BYPASS或者IDCODE。

2.3 指令寄存器的操作

在不同的 TAP 控制器状态下，IR进行的操作不同，详情见图5：

图5 每个 TAP 状态下IR的操作

可以看到 IR 扫描单元存储值只在Shift-IR状态和Capture-IR状态发生改变，且指令只在 Test-Logic-Reset 和 Update-IR 状态更新并生效，其中前者是复位到强制性指令BYPASS或者IDCODE，后者则是更新为译码器结果。

三、Test data registers

参考JTAG标准第九章测试数据寄存器（Test data registers）、第10章旁路寄存器（Bypass register）、第11章边界扫描寄存器（boundary-scan register）。
此标准所定义的测试逻辑架构中，测试数据寄存器至少要包括两种寄存器，分别为旁路寄存器（Bypass Register）和边界扫描寄存器（boundary-scan register)，当然也有其他可选寄存器，如设备ID寄存器、芯片ID寄存器、初始化数据寄存器等。

3.1 TDR的实现

TDR是由多个测试数据寄存器组成，每个数据寄存器又基于移位寄存器实现，从而可以通过串行输入将数据写入选中的数据寄存器中，一种实现方案如图1所示：

图1 一组测试数据寄存器的实现

实线绘制的寄存器为必须实现的数据寄存器，虚线绘制的寄存器为可选实现的。可以看到数据通过TDI端口串行输入到DR中，再通过MUX选择要输出的数据，经TDO端口输出。
下面简单介绍下所实现的一些DR。

3.2 Bypass Register

该寄存器只有一个移位寄存器，即只能存储1bit数据，存在的意义是当进行某项测试操作时，不需要访问其他的DR，那么TDI就选择从旁路寄存器通过，从而减少对感兴趣段的测试访问时间，也就是让数据能尽快从TDI达到感兴趣段。
实现的电路结构图如图2所示：

图2 旁路寄存器表1 DR输如输出信号概述

信号名	作用
ShiftDR	移位使能
From TDI	串行扫描输入
ClockDR	移位时钟信号，仅在Capture-DR和Shift-DR状态时有效

标准中提供了一个例子：
现有一个包含 100 个芯片的电路板，每个芯片的边界扫描寄存器中有 100 位。如果所有芯片同时串联连接，则电路板上的边界扫描路径将包括 10000 个移位寄存器。现在需要仅访问测试路径上的一个芯片，这会导致测试时间过长。但若存在旁路寄存器的话，便可大大减少路径上经过的移位寄存器级数，具体方法是将 99 个芯片设置为仅通过其旁路寄存器进行移位，而被测芯片在路径中仍是通过边界扫描寄存器去测试。这将使总串行路径级数减少为 199 级，与 10000 级相比大幅减少。